Celero capta US$ 275 milhões — o chip de 2 nm ainda precisa ganhar escala
Em 8 de setembro de 2026, a Celero Communications anunciou em Irvine, na Califórnia, uma Série C de US$ 275 milhões, liderada por Atreides Management, Valor Equity Partners e CapitalG, segundo o comunicado oficial da Celero, que também situa o total captado em US$ 415 milhões e a avaliação da startup acima de US$ 3 bilhões.
O marco técnico apresentado com a rodada foi a validação em silício de um DSP coerente de 2 nm para interconexões ópticas de infraestrutura de inteligência artificial. A apuração da TNW registra, porém, que o desenho ainda precisa ser finalizado, a produção não começou e nenhum cliente foi identificado publicamente; a empresa pretende avançar para a fabricação em 2027.
Por que a conexão óptica atraiu os investidores
O investimento parte de uma mudança no gargalo dos grandes sistemas de IA. Aumentar o número de aceleradores amplia a capacidade teórica de processamento, mas o ganho efetivo diminui se chips, racks e prédios não conseguem trocar dados com largura de banda suficiente, baixa latência e consumo de energia administrável.
A tese publicada pela CapitalG confirma que a gestora coliderou a rodada e descreve a arquitetura da Celero como capaz de evoluir de conexões de 1,6T para 3,2T ou mais. Na visão da investidora, as alternativas atuais deixam uma lacuna: PAM4 é econômico em enlaces mais curtos, mas perde alcance e integridade de sinal conforme a capacidade cresce, enquanto soluções coerentes herdadas das telecomunicações carregam complexidade, custo e consumo de energia inadequados para redes densas de data centers.
A oportunidade comercial da Celero está entre esses extremos. Sua proposta é adaptar o processamento coerente às distâncias e restrições econômicas dos ambientes de IA, tanto nas conexões internas de grandes clusters quanto nos enlaces entre instalações próximas. É uma aposta em que o valor da infraestrutura migra gradualmente do processamento isolado para a capacidade de coordenar um conjunto cada vez maior de aceleradores.
O que DSP coerente e PAM4 fazem na rede
DSP é a sigla em inglês para processador digital de sinais. Dentro de um transceptor óptico, o circuito trata os dados enviados pela fibra e ajuda a reconstruir o sinal recebido, compensando distorções introduzidas durante a transmissão. Sua eficiência afeta diretamente capacidade, alcance e consumo de cada conexão.
O PAM4 codifica informações em quatro níveis de amplitude. Isso permite transportar mais dados por intervalo do sinal, mas reduz a separação entre os níveis e, consequentemente, a margem disponível contra ruído e perdas. O compromisso se torna mais difícil à medida que aumentam a capacidade do enlace, sua extensão e a densidade da rede.
A comunicação coerente extrai informação não apenas da intensidade da luz, mas também de propriedades como fase e polarização. Com processamento digital mais sofisticado, ela pode recuperar sinais mais degradados e usar a fibra com maior eficiência. A dificuldade está em obter essas vantagens dentro dos limites de energia, custo e espaço impostos por data centers, bem diferentes dos enlaces de telecomunicações de longa distância.
As classes de capacidade citadas pela investidora representam a taxa agregada de dados de uma conexão, não a frequência do processador. Da mesma forma, a denominação do processo de fabricação não corresponde ao tamanho literal de todas as estruturas do componente. Um nó mais avançado pode favorecer densidade e eficiência energética, mas não resolve sozinho encapsulamento, integração óptica, testes, confiabilidade ou rendimento industrial.
Validação do silício não equivale a produção comercial
Validar o silício reduz o risco técnico, mas não prova que o produto possa ser fabricado em escala. Antes de chegar a essa etapa, a equipe conclui uma versão do projeto e envia os arquivos à fabricante no processo conhecido como tape-out. As primeiras amostras físicas são então caracterizadas para verificar se funções importantes operam como previsto fora das simulações.
Esse resultado é relevante porque demonstra que uma implementação real do circuito funciona. Ainda assim, uma amostra validada não estabelece automaticamente o rendimento da fabricação, o custo por unidade, a durabilidade do componente nem seu comportamento em toda a faixa de condições elétricas e térmicas exigida pelos compradores.
A transição industrial pode exigir revisões do desenho, desenvolvimento do encapsulamento, novos testes de fábrica e qualificação dos fornecedores. O chip também precisa funcionar de maneira repetível com transceptores, fibras, equipamentos de rede e sistemas produzidos por outras empresas. O desafio deixa de ser apenas fazer o circuito operar e passa a ser entregar unidades consistentes, no prazo e a um custo comercialmente aceitável.
A destinação declarada para os novos recursos reforça essa diferença entre marcos. O capital financiará pesquisa e desenvolvimento, o roteiro de produtos e a preparação para produção. Preparar a produção significa construir as condições para fabricar; não demonstra que linhas comerciais já estejam entregando o componente.
O que ainda falta para a Celero ganhar escala
O quadro confirmado reúne uma rodada concluída, silício coerente validado e uma arquitetura direcionada a conexões ópticas de maior capacidade. Esses elementos sustentam a tese tecnológica dos investidores, mas ainda não permitem avaliar plenamente desempenho, consumo, preço ou disponibilidade em condições comerciais.
Permanecem sem divulgação pública os clientes, os pedidos, o preço do componente, o volume planejado e o rendimento fabril. Também faltam resultados completos de testes comparáveis e informações sobre a qualificação pelos fabricantes de equipamentos e operadores de data centers que poderiam adotar a tecnologia.
O próximo teste será industrial e comercial: concluir o projeto, iniciar uma fabricação repetível, obter qualificação e realizar entregas. A rodada dá à Celero recursos para atravessar essas etapas, enquanto a validação mostra que o circuito avançou além da simulação. Até que produção e adoção sejam demonstradas, porém, o chip permanece uma tecnologia validada em busca de escala.
Leia também:
Assine nossa newsletter
Receba as últimas notícias sobre Web3, IA e cripto diretamente no seu e-mail.